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同步子系统

表示具有同步重置和启用行为的子系统(HDL Coder

描述

同步子系统Simulink可以使用块万博1manbetx®

For information about the simulation behavior and block parameters, see同步子系统

HDL Architecture

建筑学 描述
模块(默认) 为子系统和子系统中的块生成代码。
黑盒子

生成黑匣子接口。生成的HDL代码仅包含子系统的输入/输出端口定义。因此,您可以使用模型中的子系统来生成现有的,手动编写的HDL代码的接口。

这black-box interface generation for subsystems is similar to the Model block interface generation without the clock signals.

No HDL

从生成的代码中删除子系统。您可以在仿真中使用子系统,但是,将其视为HDL代码中的“ no-op”。

黑匣子接口自定义

为了黑盒子architecture, you can customize port names and set attributes of the external component interface. See自定义黑匣子或HDL共同模拟界面

HDL块属性

一般的

自适应投保

Automatic pipeline insertion based on the synthesis tool, target frequency, and multiplier word-lengths. The default is继承。也可以看看自适应投保

BalanceDelays

检测沿一条路径的新延迟的引入,并在其他路径上插入匹配延迟。默认值为继承。也可以看看BalanceDelays

ClockRatePipelining

插入管道以更快的时钟速率而不是较慢的数据速率插入。默认值为继承。也可以看看ClockRatePipelining

CondientUntupputPipeline

通过在设计中移动现有延迟来放置在输出处的寄存器数量。分布式管道不会重新分配这些寄存器。默认值为0。另请参见CondientUntupputPipeline

分布式投保

管道寄存器分配,或注册重新安排。默认值为off。也可以看看分布式投保

DSPStyle

乘数映射的合成属性。默认值为没有任何。也可以看看DSPStyle

FlattenhierArchy

Remove subsystem hierarchy from generated HDL code. The default is继承。也可以看看FlattenhierArchy

InputPipeline

输入管道阶段的数量要插入生成的代码中。分布式管道和约束输出管道可以移动这些寄存器。默认值为0。另请参见InputPipeline

OutputPipeline

Number of output pipeline stages to insert in the generated code. Distributed pipelining and constrained output pipelining can move these registers. The default is 0. See alsoOutputPipeline

共享因素

功能等效资源的数量,以映射到单个共享资源。默认值为0。另请参见资源共享

流factor

平行数据路径或向量的数量,这些路径的时间多路复用,以转换为串行标量数据路径。默认值为0,它实现了完全并行数据路径。也可以看看

Target Specification

如果此块不是DUT,则在Target Specificationtab are ignored.

在HDL工作流顾问中,如果您使用IP核心生成工作流程,这些目标规范块属性值用模型保存。如果您使用这些目标规范块属性值使用HDLSET_PARAM,当您打开HDL Workflow顾问时,这些字段会带有相应的值。

Processorfpgasynchronation

Processor/FPGA synchronization mode, specified as a character vector.

要将此块属性保存在模型上,请指定处理器/FPGA同步in the设置目标接口任务IP核心生成工作流程。

值:自由奔跑(默认)|Coprocessing - blocking

Example:'自由奔跑'

测试点图

要将此块属性保存在模型上,请指定mapping of test point ports to target platform interfaces in the设置目标接口任务IP核心生成工作流程。

值:''(默认)|字符向量的单元格数

Example:'{{'testpoint','axi4-lite','x“ 108”'}}'

TunableParameTermapping

要将此块属性保存在模型上,请指定mapping of tunable parameter ports to target platform interfaces in the设置目标接口任务IP核心生成工作流程。

值:''(默认)|字符向量的单元格数

Example:'{{'myparam','axi4-lite','x“ 108”'}}'

ipcoreadditionalfiles

Verilog®或VHDL®设计中的黑匣子文件。指定每个文件的完整路径,并用半隆(;)将文件名分开。

You can set this property in the HDL Workflow Advisor, in theAdditional source files场地。

值:''(默认)|character vector

Example:'C:\myprojfiles\led_blinking_file1.vhd;C:\myprojfiles\led_blinking_file2.vhd;'

ipcorename

IP核心名称,指定为字符向量。

You can set this property in the HDL Workflow Advisor, in theIP核心名称场地。如果此属性设置为默认值,则HDL Workflow Advisor将根据DUT的名称构建IP核心名称。

值:''(默认)|character vector

Example:'my_model_name'

IPCoreVersion

IP core version number, specified as a character vector.

You can set this property in the HDL Workflow Advisor, in theIP core version场地。If this property is set to the default value, the HDL Workflow Advisor sets the IP core version.

值:''(默认)|character vector

Example:'1.3'

限制

If your DUT is a masked subsystem, you can generate code only if it is at the top level of the model.

在R2016a中引入

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