通过移动设计中现有的延迟来放置在输出上的寄存器数量。分布式管道不会重新分布这些寄存器。缺省值是0。另请参阅ConstrainedOutputPipeline．

乘数映射的合成属性。默认值是没有一个．另请参阅DSPStyle．

要在生成的代码中插入的输入管道阶段数。分布式管道和约束输出管道可以移动这些寄存器。缺省值是0。另请参阅InputPipeline．

要在生成的代码中插入的输出管道阶段数。分布式管道和约束输出管道可以移动这些寄存器。缺省值是0。另请参阅OutputPipeline．

指定您是否希望HDL Coder™在您的设计中插入额外的逻辑来处理法线数。法线数的大小小于尾数不带前导零的最小浮点数。默认值是继承．另请参阅Denormal数字．

指定是否将设计中的块映射为浮点运算符的零、最小或最大延迟。默认值是继承．另请参阅本机浮点的延迟考虑．

指定如何在代码生成期间实现尾数乘法操作。通过不同的设置，可以控制目标FPGA设备上的DSP使用率。默认值是继承．另请参阅尾数乘数策略．