使用Viterbi算法解码卷积编码样本(高密度脂蛋白编码器)
该块具有单一的默认HDL体系结构。
通过在设计中移动现有延迟来放置在输出端的寄存器数。分布式管道不会重新分配这些寄存器。默认值为0。另请参阅ConstrainedOutputPipeline.
在生成的代码中插入的输入管道阶段的数目。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为0。另请参阅InputPipeline.
要在生成的代码中插入的输出管道阶段数。分布式流水线和受限输出流水线可以移动这些寄存器。默认值为0。另请参阅OutputPipeline.