对信号进行离散时间积分或积累(高密度脂蛋白编码器)
这个块有一个单独的、默认的HDL架构。
通过在设计中移动现有延迟而放置在输出处的寄存器数。分布式管道不会重新分发这些寄存器。默认值是0。另请参阅ConstrainedOutputPipeline.
要插入生成代码的输入管道阶段的数目。分布式管道和受约束的输出管道可以移动这些寄存器。默认值是0。另请参阅InputPipeline.
要插入生成代码的输出管道阶段的数量。分布式管道和受约束的输出管道可以移动这些寄存器。默认值是0。另请参阅OutputPipeline.
指定是否希望HDL Coder™插入额外的逻辑来处理设计中的正常数字。非正数是指大小小于最小浮点数的数,可以在尾数中不带前导零表示。默认值是继承
.另请参阅Denormal数字.
指定是否将设计中的块映射为浮点运算符的最小或最大延迟。默认值是继承
.另请参阅使用本机浮点的延迟考虑.
指定如何在代码生成期间实现尾数乘法操作。通过不同的设置,可以控制目标FPGA设备上DSP的使用。默认值是继承
.另请参阅尾数乘数策略.
状态端口不支持用于HDL代码生成。万博1manbetx清除显示国家港口选择。
对于HDL代码生成,不支持外部初始条件。万博1manbetx集初始条件的来源来内部
.
外部复位必须设置为没有一个
,不断上升的
,或下降
.
输入和输出信号的宽度不能超过32位。